この記事の要点。
ドライバ ソース ピンを含む TO-247-4L パッケージとドライバ ソース ピンを含まない TO-247N パッケージのピン割り当てが異なるため、レイアウトのパターン化には注意が必要です。
TO-247-4Lをゲートドライバに接続する場合、ピンアサインの関係で配線を交差させる必要があり、同一面に構成できないため、OUT信号とGND2信号が2本になります。ループし、ループ面積とその比率によってサージが発生します。
対策としては、ループ面積を極力減らして、ループ①とループ②の面積を等しくする必要があります。 さらに、基本的なサージ抑制回路またはバッファ回路の追加を検討する必要があります。
この記事では、ドライバ ソース ピンを備えた TO-247-4L パッケージ製品のボード レイアウト配線に関する考慮事項について説明します。 TO-247-4Lは従来のパッケージとピンアサインが異なるため、レイアウトや配線に注意が必要です。
TO-247-4Lのドライバ・ソース端子の基板レイアウトと配線の注意点
記事「ドライバー ソース ピンを含むパッケージ」で説明されているように、ドライバー ソース ピンを含む TO-247-4L のピン割り当ては、従来の TO-247N のピン割り当てとは異なります。 TO-247N、TO-247-4L とドライバー ソース ピン、および TO-263-7L のピン割り当て図を再度ここに示します。
TO-247-4L のゲート ピンはスタンプ面に向かって右端にあり、従来の TO-247N パッケージのゲート ピンは左端にあります。 MOSFET は通常、ドライバー IC によって駆動されますが、ほとんどのドライバー IC には、従来の TO-247N パッケージに適したピン割り当てがあります。 ロームのドライバIC BM61S40RFV-Cを使用した場合のMOSFET配線図の一例です。
TO-247Nの場合、MOSFET駆動信号OUTとリターン信号GND2がゲート端子、ソース端子と同じ順番で並んでいるため、同一面で並列配線が可能です。
これに対し、TO-247-4L パッケージでは、図に示すように、ゲート ピンとドライバ ソース ピンがドライバ IC ピンと逆の順序で配置され、配線は交差する必要があり、上で構成することはできません。同じ顔。 したがって、図のように OUT 信号と GND2 信号が 2 つのループを形成し、ループ面積(1)と(2)の面積比に注意する必要があります。
通常、TO-247-4L パッケージの MOSFET は、dID/dt 値が大きい環境で使用されます。 その電流変化による磁束変化（dΦ/dt）がこのループ面積と直交するとき、ドライバ回路のループ面積に比例した電位が発生します。 また、MOSFET のゲートとソース間の特定のループ面積比では、電圧値が正のサージや負のサージなどの問題を引き起こす可能性のあるレベルに達することがあります。 したがって、OUT 信号と GND2 信号で形成されるループ面積を極力小さくし、ループ①とループ②の面積を等しくする必要があります。
TO-263-7L パッケージのピンアサインは TO-247N と同じなので、TO-247-4L のような 2 つのループを形成することはできません。従来と同じ方法。 しかし、ロームのドライバICは駆動信号のOUT端子（1番ピンと5番ピン）の両側にGND2端子を備えているため、TO-247-4Lでも従来のパッケージと同じ方法で配線できます。パッケージ。
また、以前のいくつかの記事で VGS サージ抑制回路の追加が提案されましたが、それでも、VDS シャットダウン時のリンギングにより、VGS サージが VGS 定格を超える可能性があります。 この場合、HVdc からの配線インピーダンスを下げるか、各 MOSFET にバッファリング回路などのサージ対策を追加することで、VGS サージを定格範囲内に抑えることができます。 バッファ回路の設計方法については、アプリケーションガイド「バッファ回路の設計方法」を参照してください。