コンピュータ技術のランドスケープが進化し変化し続けるにつれて、新しい標準が出現し、それに応じてデバイスアーキテクチャを調整する必要があります。このステートメントは、DDR3 から DDR4 への標準の世代変更にも適用されます。
ランダムアクセスメモリのこれらの進歩は、全体的なパフォーマンスも大幅に改善しました。したがって、最新のRAMを利用するには、USB規格がUSB 2.0からUSB 3.0に進化したときと同じように、PCB設計を変更する必要があります。これらのタイプの変化は、より多くの処理能力、より良いパフォーマンス、およびより高度な機能に対する市場の需要が業界を牽引し続けるにつれて、進行中であり、必要とされています。
ほとんどの人は、PCB設計に必要なアーキテクチャ上の変更に気付かず、見たりしませんが、これらの重要な変更の重要性が損なわれることはありません。
ダブルデータレート4(DDR4)は、2つの異なるモジュールタイプがあります。1つのモジュールタイプは、小型デュアルインラインメモリモジュール(260ピン)、またはSo-DIMMで、ラップトップなどのポータブルコンピューティングデバイスに使用されます。もう 1 つのモジュールタイプは、デスクトップやサーバーなどのデバイスで使用されるデュアルインラインメモリモジュール (288 ピン)、略して DIMM です。
したがって、もちろん、アーキテクチャの最初の変更はピンの数によるものです。以前の DIMM のイテレーション (DDR3) では 240 ピンが使用されていましたが、So-DIMM には 204 ピンが使用されていました。前述の DDR4 DIMM は 288 ピンを使用します。より多くのピンまたは接点を備えたDDR4は、より大きなDIMM容量、より良いデータ整合性、より速いダウンロード速度、およびより高い電力効率を提供します。
この全体的な性能向上に伴い、湾曲した設計(下部)が加わり、より安全で安全な接続と設置時の安定性と強度が向上します。さらに、ベンチテストでは、DDR4が最大3,200 MT(メガビット/秒の転送速度)まで50%のパフォーマンス向上を可能にすることが証明されています。
また、これらの性能向上は消費電力の削減によって達成され、各DIMMの消費電流は、前世代の標準で必要とされていた1.5~1.35ボルトではなく、わずか1.2ボルトです。これらの変更はすべて、PCB設計者がDDR4を実装するために設計アプローチを再評価する必要があることを意味します。
電子機器や部品を最適なレベルで動作させたい場合は、DDR4実装を含む正確なPCB設計が必要です。これはよく理解されています。設計精度の必要性に加えて、今日のメモリにも準拠している必要があります。
PCB設計者は、スペース割り当てや重要な接続など、他のさまざまな要因も考慮する必要があります。また、最初の設計フェーズを管理する必要もありますが、実装を成功させるためには、設計が配線トポロジと設計仕様を満たしている必要があります。
データを効果的に管理するには、PCBはケーブル配線とベストプラクティス(PCB)に従う必要があります。そうしないと、感受性や放射妨害など、いくつかの問題が発生する可能性があるためです。また、PCB設計者は、適切な技術を利用して大規模なファンアウトと高いエッジレートを実現し、低いBERと1.6~3.2Gbpsのデータ範囲を維持する必要があります。ここでも、適切な設計技術がなければ、当社のPCBはシグナルインテグリティの問題が発生し、クロストークとその結果生じる(過剰な)ジッタが発生します。
PCB設計で最適な配線経路を実現するには、DIMMコネクタの適切な配置とメモリチップの適切な使用が必要です。一般に、DDR4 SDRAMは、ピークタイミングと最適なシグナルインテグリティを達成するために、より短いケーブル配線と適切な間隔を必要とします。PCB設計者は、関連する信号グループのピンも交換する必要があります。また、実装時には、ギャップでの信号配線、隣り合う信号層配線、基準面分割は避けるべきである。
また、可能であれば、メモリインタフェース信号を電源層または適切なグランド(GND)間でルーティングする必要もあります。さらに、DQ(入出力データ)、DQS(データ選択)、DM(データマスク)信号を同じ層上の同じバイトチャネルグループにルーティングすることで、転送速度の違いを軽減または排除できます。クロック信号は DQS 信号よりも伝搬遅延が長いため、クロック信号のアライメント長は通常、2 列のインライン メモリ モジュールの最長の DQS アライメントよりも長くする必要があります。
最後に、各ボードスタックは異なり、間隔の要件も異なることに留意する必要があります。したがって、フィールドソルバー(ケイデンスクラリティ™ 3Dソルバーなど)を使用して、クリティカル信号間で-50dB未満のクロストークを確立する必要があります。注: クロックから DQS までの長さ要件はありませんが、クロックからコマンド/制御/アドレスまでの長さ要件があります。長さの要件は、材料のDk(誘電率)と各SDRAMの負荷によって異なります。4.
DQS、DQ、および DM ネットワークは、スタック内の使用可能な任意の内部ストリップライン層に割り当てることができます。代わりに、アドレス/コマンド/制御とクロックをSDRAMに近い層に配線して、オーバーホール結合を最小限に抑える必要があります。
アドレス/コマンド/制御SDRAMビアには、ビアの結合を減らすために、各SDRAMにグランドに接続されたビア(シェーディングビア)を追加する必要があります。
さらに、アドレスおよび制御基準電源層またはグランドは、コントローラに依存する。DIMMにはアドレスおよび制御基準電源層がありますが、オンボードBGA(ボールグリッドアレイ)にはアドレスおよび制御基準電源層があることはめったにありません。
DDR4 は、前世代の標準 (DDR3) と同様に、実装に新しい設計アプローチを必要とします。明らかに、設計要件はアップグレードされた性能に対応するために変更されましたが、これは革新の副作用です。ただし、適切な設計とトポロジの手法に従うことで、この新しい最新の標準を活用することでパフォーマンスを最大限に高めることができます。
あらゆる形態のDDRメモリを実装する場合でも、特に要求の厳しい信号要件を持つ設計に取り組んでいる場合でも、ケイデンスの設計および解析ツールスイートが役立ちます。あなたの期待した「ダブルデータレート」よりも速く設計します。
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